晶圓封裝新路徑之 3.5D 或 5.5D 與先進封裝清洗介紹

合明科技發(fā)布時間：2024-07-19 ?? 2200 Tags：堆疊芯片清洗芯片封裝清洗先進封裝芯片清洗

該路線圖以邏輯疊加技術為特色，將邏輯疊加技術安裝在基板上，將 2nm（SF2）芯片與 4nm（SF4X）芯片組合在一起，兩者都安裝在另一塊基板上。這基本上是 2.5D 封裝上的 3D-IC，也就是前面提到的 3.5D 或 5.5D 概念。Song 表示，該代工廠將從 2027 年開始在 SF2P 上堆疊 SF1.4。這種方法特別吸引人的地方在于散熱的可能性。通過將邏輯與其他功能分開，熱量可以通過基板或五個暴露面中的任何一個從堆疊的芯片中排出。

與此同時，將利用其 Foveros Direct 3D 將邏輯堆疊在邏輯上，無論是面對面還是面對面。

圖 6：英特爾的 Foveros Direct 3D

“真正的 3D-IC 配備了 Foveros，然后還配備了緩和鍵合，“你不能走傳統(tǒng)的設計路線，把所有東西放在一起，然后進行驗證，然后發(fā)現(xiàn)，‘哎呀，我遇到了問題?！悴荒茉龠@樣做了，因為你會影響你的上市時間。所以你真的想提供一個沙盒來讓它變得可預測。但即使在我進入這個詳細的設計環(huán)境之前，我也想運行我的機械/電氣/熱分析。我想看看連接性，這樣我就不會有開路和短路。3D-IC 的負擔更多地在于代碼設計，而不是執(zhí)行?！?/section>

Foveros 允許將主動邏輯芯片堆疊在另一個主動或被動芯片上，并使用基礎芯片以 36 微米間距連接封裝中的所有芯片。通過利用先進的分類技術，英特爾聲稱它可以保證 99% 的已知良好芯片和 97% 的組裝后測試良率。

用于其 AI 芯片的先進封裝。CoWoS 本質上是一種 2.5D 方法，使用中介層通過硅通孔連接 SoC 和 HBM 內存。該公司對 SoIC 的計劃更加雄心勃勃，將邏輯上的內存與傳感器等其他元素一起封裝在生產(chǎn)線前端的 3D-IC 中。這可以顯著減少多層、尺寸和功能的組裝時間。

其他創(chuàng)新工藝和封裝技術的到位為更廣泛的競爭選擇打開了大門。與過去由大型芯片制造商、設備供應商和 EDA 公司定義芯片路線圖不同，小芯片世界為最終客戶提供了做出這些決策的工具。這在很大程度上是由于可以放入封裝中的功能數(shù)量與可以放入 SoC 光罩限制內的功能數(shù)量不同。可以根據(jù)需要水平或垂直擴展封裝，在某些情況下，它們可以通過垂直布局規(guī)劃來提高性能。

但鑒于云端和邊緣領域的巨大機遇（尤其是隨著人工智能的普及），三大代工廠及其生態(tài)系統(tǒng)正在競相開發(fā)新功能和新特性。在某些情況下，這需要利用他們已有的資源。在其他情況下，這需要全新的技術。

計劃在新形式中提供定制 HBM 作為一種選擇。內存是決定性能的關鍵要素之一，在內存和處理器之間更快地讀寫和來回移動數(shù)據(jù)的能力會對性能和功耗產(chǎn)生重大影響。如果內存的大小適合特定的工作負載或數(shù)據(jù)類型，并且如果某些處理可以在內存模塊內部完成，那么需要移動的數(shù)據(jù)就會減少，那么這些數(shù)字可能會顯著提高。

圖 7：路線圖和創(chuàng)新

與此同時，一直在研究一種更好的方法來為密集排列的晶體管供電，隨著晶體管密度和金屬層數(shù)量的增加，這個問題一直存在。過去，電源是從芯片頂部向下輸送的，但在最先進的節(jié)點上出現(xiàn)了兩個問題。一是實際上為每個晶體管提供足夠的功率的挑戰(zhàn)。二是噪聲，它可能來自電源、基板或電磁干擾。如果沒有適當?shù)钠帘巍捎陔娊橘|和電線越來越薄，在每個新節(jié)點上屏蔽變得越來越困難——噪聲會影響信號完整性。

通過芯片背面供電可以最大限度地減少此類問題，并減少線路擁堵。但這也帶來了其他挑戰(zhàn)，例如如何在不損壞結構的情況下在較薄的基板上鉆孔。

宣布了玻璃基板的計劃，這種基板可以提供比 CMOS 更好的平面度和更低的缺陷率。這在先進節(jié)點尤其重要，因為即使是納米級的凹坑也會引起問題。與背面供電一樣，處理問題也比比皆是。好處是玻璃的熱膨脹系數(shù)與硅相同，因此它與硅元件（如芯片）的膨脹和收縮兼容。經(jīng)過多年的冷落，玻璃突然變得非常有吸引力。事實上，臺積電和三星都在研究玻璃基板，整個行業(yè)都開始用玻璃進行設計，在不破裂的情況下處理它，并對其進行檢查。

與此同時，高度重視建立生態(tài)系統(tǒng)和擴大其工藝產(chǎn)品。這個生態(tài)系統(tǒng)至關重要。芯片行業(yè)非常復雜和多樣化，沒有一家公司可以包辦所有事情。未來的問題是這些生態(tài)系統(tǒng)到底有多完整，特別是如果流程數(shù)量繼續(xù)增長的話。例如，EDA 供應商是必不可少的推動者，任何流程或封裝方法要想成功，設計團隊都需要自動化。但是流程和封裝選項越多，EDA 供應商就越難以支持每一個漸進式更改或改進，并且公告和交付之間的滯后時間可能會更長。

先進封裝芯片清洗

合明科技研發(fā)的水基清洗劑配合合適的清洗工藝能為芯片封裝前提供潔凈的界面條件。

水基清洗的工藝和設備配置選擇對清洗精密器件尤其重要，一旦選定，就會作為一個長期的使用和運行方式。水基清洗劑必須滿足清洗、漂洗、干燥的全工藝流程。

污染物有多種，可歸納為離子型和非離子型兩大類。離子型污染物接觸到環(huán)境中的濕氣，通電后發(fā)生電化學遷移，形成樹枝狀結構體，造成低電阻通路，破壞了電路板功能。非離子型污染物可穿透PC B 的絕緣層，在PCB板表層下生長枝晶。除了離子型和非離子型污染物，還有粒狀污染物，例如焊料球、焊料槽內的浮點、灰塵、塵埃等，這些污染物會導致焊點質量降低、焊接時焊點拉尖、產(chǎn)生氣孔、短路等等多種不良現(xiàn)象。

這么多污染物，到底哪些才是最備受關注的呢？助焊劑或錫膏普遍應用于回流焊和波峰焊工藝中，它們主要由溶劑、潤濕劑、樹脂、緩蝕劑和活化劑等多種成分，焊后必然存在熱改性生成物，這些物質在所有污染物中的占據(jù)主導，從產(chǎn)品失效情況來而言，焊后殘余物是影響產(chǎn)品質量最主要的影響因素，離子型殘留物易引起電遷移使絕緣電阻下降，松香樹脂殘留物易吸附灰塵或雜質引發(fā)接觸電阻增大，嚴重者導致開路失效，因此焊后必須進行嚴格的清洗，才能保障電路板的質量。

合明科技運用自身原創(chuàng)的產(chǎn)品技術，滿足芯片封裝工藝制程清洗的高難度技術要求，打破國外廠商在行業(yè)中的壟斷地位，為芯片封裝材料全面國產(chǎn)自主提供強有力的支持。

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